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RTC晶振與普通32.768KHz晶振的PCB設(shè)計要點基本一致，核心目標(biāo)可歸結(jié)為兩點：一是減小雜散電容以保障頻率精度，二是在布局上盡可能規(guī)避板上其他信號的干擾。
分離式RTC（例如YSN8563S,YSN8563MS,YSN8563TS)時鐘誤差的一個主要來源，是32.768KHz晶振與外部電路的負(fù)載電容不匹配，而PCB走線和布局引入的雜散電容（CS），正是影響這一參數(shù)的關(guān)鍵變量，設(shè)計重點在于精確控制這一隱形參數(shù)。
1、負(fù)載電容匹配
晶振的負(fù)載電容CL = (CL1 × CL2) / (CL1 + CL2) + 雜散電容CS，其中CS包含了PCB走線、焊盤及芯片引腳引入的雜散電容。設(shè)計時須將CS納入計算。以12.5pF負(fù)載電容的晶振為例，僅1pF的雜散電容就會引入約10ppm的頻率誤差，這意味著每天約0.864秒的時鐘偏差，累積一個月誤差可達(dá)約26秒。
2、走線設(shè)計
為有效降低天線效應(yīng)和寄生電容，晶振應(yīng)盡可能靠近RTC芯片的X1/X2引腳放置，走線越短越好，且兩根走線須保持等長。走線寬度建議控制在8mil以內(nèi)，過寬的走線會顯著增大寄生電容。此外，當(dāng)走線下方存在參考地平面時，兩者之間的距離也會引入額外寄生電容，設(shè)計中應(yīng)予以關(guān)注。
3、布局抗干擾
布局上，應(yīng)將晶振電路放置在PCB中央?yún)^(qū)域，遠(yuǎn)離板邊的I/O接口等干擾源。晶振下方及周邊禁止其他高速信號穿越，其走線與其他高速信號的間距建議不小于200mil，以最大限度避免噪聲耦合
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