將芯片用金剛石鋸切割成為小片，將有墨水標(biāo)記的芯片篩選出來。然后進(jìn)行連線封裝，即將CPU核心的信號(hào)連接到CPU封裝 引 腳上, 連線是一種高度自動(dòng)化的過程，開始時(shí)將芯片固定到一個(gè)引腳框架上，連線設(shè)備將金絲壓焊在芯片周圍的焊盤上，金絲的另一端連接到纖細(xì)的金屬引腳上。連接芯片 的金絲非常纖細(xì)，1克黃金可以做成56米長(zhǎng)的金絲。最后將硅晶片封入一個(gè)陶瓷的或塑料的封殼中，防止環(huán)境對(duì)它的危害（如圖1所示）。
圖1 CPU的引線
封裝后的CPU需要進(jìn)行工作頻率標(biāo)定測(cè)試，加工質(zhì)量好的CPU被標(biāo)定為髙頻率CPU封裝，一些工作狀態(tài)不穩(wěn)定的CPU降低工作頻率再進(jìn)行標(biāo)定。然后采用激光刻蝕工藝標(biāo)記公司名稱、版權(quán)、類型、速度、工作電壓、批號(hào)等參數(shù)。最后一件工作是包裝出廠。
芯片測(cè)試 技術(shù)
對(duì)CPU核心部分進(jìn)行測(cè)試的目的是，檢査電路是否能夠按照設(shè)計(jì)者的要求那樣正確工作。芯片測(cè)試的另一個(gè)目的是確定電路失效的原因與部位。但是集成電路的可測(cè)試性往往與電路的復(fù)雜程度成反比。一個(gè)包含了幾千萬甚至上億個(gè)晶體管的CPU系統(tǒng)，測(cè)試難度是可想而知的。
CPU芯片的測(cè)試過程包括：測(cè)試碼生成、測(cè)試驗(yàn)證和測(cè)試設(shè)計(jì)三個(gè)方面。測(cè)試碼是驗(yàn)證電路的一組或幾組測(cè)試信號(hào)。測(cè)試驗(yàn)證往往是通過故障模擬來進(jìn)行的。測(cè)試設(shè)計(jì)是添加 適當(dāng)?shù)倪壿嬰娐�，提高測(cè)試的效率。
CPU 的測(cè)試方式包含：功能測(cè)試和完全測(cè)試。功能測(cè)試是對(duì)芯片的運(yùn)算功能和邏輯功能進(jìn)行測(cè)試。在CPU批量生產(chǎn)階段，通常采用功能測(cè)試來提髙測(cè)試效率。完全測(cè)試 指對(duì)芯片的全部狀態(tài)和功能進(jìn)行測(cè)試。在CPU研制階段，為了分析電路中可能存在的問題， 因此往往對(duì)CPU進(jìn)行全面測(cè)試。
為了降低測(cè)試的難度，往往將電路分為一個(gè)個(gè)組成單元，然后分別對(duì)每個(gè)單元的各個(gè)節(jié)點(diǎn)進(jìn)行測(cè)試。
造成電路失效的原因很多，如芯片材料微觀缺陷、帶電粒子的污染、接觸區(qū)接觸不良、金屬線路開路等。芯片測(cè)試 時(shí)不可能按照這些失效的原因一個(gè)一個(gè)地去查找，而只能對(duì)失效造成的結(jié)果一電路中的信號(hào)故障進(jìn)行測(cè)試，即只能測(cè)試可見的信號(hào)錯(cuò)誤（如圖2所示）。
圖2 CPU測(cè)試[dt_gap height="5" /]CPU測(cè)試 電路盡可能少。
CPU內(nèi)部自測(cè)試技術(shù)
目 前的CPU內(nèi)部都設(shè)計(jì)有自測(cè)試電路，它們集成在CPU內(nèi)部。這種測(cè)試電路有兩種工作模式，一種是正常工作模式，另外—種是自測(cè)試模式。在正常工作模式下， 自測(cè)試電路被禁止。CPU測(cè)試電路需要解決三個(gè)問題：隔離、控制和觀察。隔離的目的是防止測(cè)試邏輯對(duì)正常邏輯產(chǎn)生影響。控制是為了使測(cè)試邏輯有序地工作， 完成測(cè)試任務(wù)。觀察是由比較邏輯組成，作用是監(jiān)視CPU測(cè)試 結(jié)果。
